Вопросы к
тестированию
2
по курсу
"Микропроцессорные
системы" для
групп К7-121, К7-122, К7,-123
(осень 2009 г.)
Регистровая
структура
32-разрядного
универсального
МП
1. Какие группы регистров входят в состав регистровой структуры МП с архитектурой IA-32?
2. Какие регистры входят в состав группы основных функциональных регистров МП с архитектурой IA-32?
3. Какие регистры входят в состав FPU микропроцессора с архитектурой IA-32?
4. Какие регистры относятся к системным регистрам МП с архитектурой IA-32?
5. Сколько 32-разрядных регистров входят в состав регистров общего назначения МП с архитектурой IA-32?
6. К какому количеству 16-разрядных регистров возможно обращение в блоке регистров общего назначения МП с архитектурой IA-32?
7. К какому количеству 8-разрядных регистров возможно обращение в блоке регистров общего назначения МП с архитектурой IA-32?
8. Сколько сегментных регистров входит в состав МП с архитектурой IA-32?
9. Какова разрядность сегментных регистров в составе МП с архитектурой IA-32?
10. Каково назначение сегментных регистров универсального микропроцессора с архитектурой IA‑32 в защищенном режиме работы микропроцессора?
11. Каково назначение сегментных регистров микропроцессора с архитектурой IA‑32 в реальном режиме работы микропроцессора?
12. Каково назначение регистра флагов микропроцессора с архитектурой IA‑32?
13. Какие флаги входят в состав флагов состояния регистра флагов универсального МП с архитектурой IA‑32?
14. Какие флаги входят в состав флагов управления регистра флагов универсального МП с архитектурой IA‑3?
15. Какие поля содержатся в регистре данных FPU универсального МП при обработке чисел с плавающей запятой?
16. Сколько разрядов может быть отведено под представление порядка в регистре флагов FPU?
17. Каково назначение регистра тегов блока обработки чисел с плавающей запятой в МП с архитектурой IA-32?
18. Какая информация содержится в регистре состояния FPU?
19. Какая информация содержится в регистре управления FPU?
20. Какая информация содержится в регистре GDTR МП с архитектурой IA-32?
21. Какова разрядность регистра GDTR МП с архитектурой IA-32?
22. Какая информация содержится в регистре IDTR МП с архитектурой IA-32?
23. Какова разрядность регистра IDTR МП с архитектурой IA-32?
24. Какая информация содержится в регистре LDTR МП с архитектурой IA-32?
25. Какова разрядность регистра LDTR МП с архитектурой IA-32?
26. Какая информация содержится в регистре TR МП с архитектурой IA-32?
27. Какова разрядность регистра TR МП с архитектурой IA-32?
28. Каково назначение бита PG регистра управления CR0?
29. Каково назначение бита PE регистра управления CR0?
30. Каково назначение регистра управления CR1?
31. Каково назначение регистра управления CR2?
32. Каково назначение регистра управления CR3?
33. Каково назначение регистров отладки и тестирования МП с архитектурой IA-32?
1. Что такое “физическое адресное пространство”?
2. Что такое “логическое адресное пространство”?
3. Как может быть организовано логическое адресное пространство?
4. Как организуется трансляция логического адреса в физический при сегментной организации логического адресного пространства?
5. Как организуется трансляция логического адреса в физический при сегментно-страничной организации логического адресного пространства?
6. Что входит в состав логического адреса при сегментной организации логического адресного пространства?
7. Что входит в состав логического адреса при страничной организации логического адресного пространства?
8. Что входит в состав логического адреса при сегментно-страничной организации логического адресного пространства?
9. Какое основное отличие сегментов от страниц?
10. Какое главное назначение имеют страницы при сегментно-страничной организации логического адресного пространства?
11. Какое главное назначение имеют сегменты при сегментно-страничной организации логического адресного пространства?
12. Из каких частей состоит логический адрес микропроцессора с архитектурой IA-32?
13. Как определяется селектор в логическом адресе?
14. Какова разрядность селектора МП с архитектурой IA-32?
15. Какие поля входят в состав селектора?
16. Каков размер смещения в логическом адресе МП с архитектурой IA-32?
17. Как формируется смещение в логическом адресе при выборке команды?
18. Как формируется смещение в логическом адресе при обращении за операндом, находящемся в памяти?
19. Какие системные таблицы используются при сегментном преобразовании адреса МП с архитектурой IA‑32?
20. Что получается в результате сегментного преобразования адреса?
21. В каком случае требуется страничное преобразование линейного адреса в физический?
22. На какие поля разбивается линейный адрес в случае необходимости страничного преобразования?
23. Какие системные объекты используются при преобразовании линейного адреса в физический в случае необходимости страничного преобразования?
24. Каково назначение префикса размера операнда в формате команд МП с архитектурой IA‑32?
25. Каково назначение SIB-байта в формате команд адреса МП с архитектурой IA‑32?
26. Для каких целей используется поле масштаба SIB-байта в формате команд адреса МП с архитектурой IA‑32?
27. Какие дополнительные возможности по адресации операндов имеет МП с архитектурой IA‑32 по сравнению с универсальным 16-разрядным микропроцессором?
28. Какие таблицы должны быть обязательно определены до перевода микропроцессора в защищенный режим работы?
29. Какую информацию о сегменте содержит его дескриптор?
30. Какова длина поля адреса в дескрипторе сегмента?
31. Какова длина поля предела в дескрипторе сегмента?
32. В каких единицах может указываться длина сегмента, задаваемая в его дескрипторе?
33. Чем определяется единица измерения длины сегмента, задаваемой в его дескрипторе?
34. Какова длина сегмента в МП с архитектурой IA‑32, работающего в защищенном режиме?
35. Каково назначение бита G в дескрипторе сегмента?
36. Каково назначение бита D в дескрипторе сегмента?
37. Каково назначение бита P в дескрипторе сегмента?
38. Каково назначение бита A в дескрипторе сегмента?
39. Каково назначение поля DPL в дескрипторе сегмента?
40. Какие типы сегмента могут описываться в дескрипторе?
41. Какие типы системных объектов могут быть описаны в дескрипторе сегмента?
42. Обращение к каким таблицам может быть задано в селекторе?
43. Какая информация содержится в глобальной таблице дескрипторов?
44. Какая информация содержится в локальной таблице дескрипторов?
45. Как определяется положение начала глобальной таблицы дескрипторов?
46. Как определяется положение дескриптора в глобальной таблице дескрипторов относительно ее начала?
47. Как определяется положение дескриптора в локальной таблице дескрипторов относительно ее начала?
48. Какова особенность использования нулевого дескриптора в глобальной таблице дескрипторов?
49. Каково назначение поля предела в регистре GDTR?
50. Какое максимальное количество дескрипторов может находиться в глобальной таблице дескрипторов?
51. Какое максимальное количество дескрипторов может находиться в локальной таблице дескрипторов?
52. Сколько обращений к памяти требуется при вычислении линейного адреса в случае нахождения дескриптора сегмента в глобальной таблице дескрипторов?
53. Сколько обращений к памяти требуется при вычислении линейного адреса в случае нахождения дескриптора сегмента в локальной таблице дескрипторов?
54. Возможно ли пересечение локальных таблиц дескрипторов при их расположении в оперативной памяти?
55. Для чего используются теневые регистры, соответствующие сегментным регистрам микропроцессора?
56. Почему виртуальная память строится на основе страничной, а не сегментной организации памяти?
57. Для чего в МП с архитектурой IA‑32 используется двухуровневое преобразование номера виртуальной страницы в номер физической страницы?
58. Как определяется положение начала каталога таблиц страниц?
59. Как определяется положение элемента каталога таблиц страниц в каталоге таблиц страниц относительно его начала?
60. Как определяется положение начала таблицы страниц?
61. Как определяется положение элемента таблицы страниц в таблице страниц относительно ее начала?
62. Какова длина поля адреса в элементе каталога таблиц страниц?
63. Какова длина поля адреса в элементе таблицы страниц?
64. Каково назначение бита P в элементе таблицы страниц?
65. При каких условиях бит А в элементе таблицы страниц устанавливается в "1"?
66. При каких условиях бит D в элементе таблицы страниц устанавливается в "1"?
67. Каково назначение бита D в элементе таблицы страниц?
68. Каково назначение буфера ассоциативной трансляции TLB в МП с архитектурой IA‑32?
69. Каково назначение бита V строк буфера ассоциативной трансляции TLB в МП с архитектурой IA‑32?
70. Какой механизм замещения строк используется в буфере ассоциативной трансляции TLB в МП с архитектурой IA‑32?
71. Сколько строк содержит один блок буфера ассоциативной трансляции TLB в МП с архитектурой IA‑32?
72. На сколько блоков разбивается буфер ассоциативной трансляции TLB в МП с архитектурой IA‑32?
73. Какую информацию содержит поле тегов буфера ассоциативной трансляции TLB в МП с архитектурой IA‑32?
Кэш-память
1. Каково назначение кэш-памяти?
2. Какова длина блоков, которыми происходит обмен информацией между оперативной и кэш-памятью?
3. Что такое кэш-попадание?
4. Что такое кэш-промах?
5. Какая информация хранится в кэш-памяти при включении компьютера?
6. Каким образом в кэш-памяти запоминается наиболее часто используемая информация?
7. Какие принципы работы программы и взаимодействия между оперативной и кэш-памятью обеспечивают эффективность использования кэш-памяти?
8. Как организована внутренняя кэш-память в микропроцессоре I486?
9. Какие адреса используются при обращении к кэш-памяти?
10. Каким образом может быть организована кэш-память?
11. Каковы основные способы реализации взаимодействия между оперативной и кэш-памятью на этапе записи информации?
12. Каковы отличительные черты кэш-памяти со сквозной записью?
13. Каковы отличительные черты кэш-памяти с обратной записью?
14. При записи информации в кэш-память эта информация тут же перезаписывается в оперативную память
15. Какая организация кэш-памяти называется памятью с прямым отображением?
16. Какая организация кэш-памяти называется полностью ассоциативной?
17. Какая организация кэш-памяти называется множественно ассоциативной?
18. Каковы преимущества кэш-памяти с прямым отображением перед полностью ассоциативной кэш-памятью?
19. Каковы преимущества полностью ассоциативной кэш-памяти перед кэш-памятью с прямым отображением?
20. От чего зависит эффективность работы кэш-памяти?
21. Какие стратегии замещения не используются при вытеснении строк кэш-памяти?
22. К какому типу относится внутренняя кэш-память в микропроцессоре I486?
23. Как организован блок данных кэш-памяти в микропроцессоре I486?
24. Какова длина строки кэш-памяти в микропроцессоре I486?
25. Какая информация хранится в блоке тэгов кэш-памяти?
26. Какая информация хранится в блоке достоверности и LRU кэш-памяти?
27. Сколько разрядов отводится под кодирование поля LRU в 4-канальной множественно-ассоциативной кэш-памяти?
28. На какие поля разбивается физический адрес при обращении к кэш-памяти?
29. Можно ли запретить кэширование информации?
30. Каково назначение механизма MESI?
31. С какой целью шина адреса микропроцессора делается двунаправленной?
32. В каком из состояний, поддерживаемых механизмом MESI, информация в кэш-памяти микропроцессора считается достоверной?
33. Какие ситуации рассматриваются механизмом MESI для кэш-памяти, находящейся в состоянии Invalid?
34. Какие ситуации рассматриваются механизмом MESI для кэш-памяти, находящейся в состоянии Shared?
35. Какие ситуации рассматриваются механизмом MESI для кэш-памяти, находящейся в состоянии Exclusive?
36. Какие ситуации рассматриваются механизмом MESI для кэш-памяти, находящейся в состоянии Modified?